eASIC如何实现ASIC价值重归

　　在市场需求的驱动下，为了提高速度、减少功耗、降低成本，半导体工艺遵循着摩尔定律，已经跨入深亚微米DSM时代。从180nm、130nm、90nm、65nm，再细到45nm。32nm、22nm似乎就在不远的将来。若再往下缩减，晶体管的尺寸就接近单个原子，而原子无法缩减。为了追求尺寸更小、密度更高的器件而继续微缩的代价将非常高昂，已经意义不大了。而在另一方面，随着半导体工艺的升级细化，ASIC设计的路也越走越艰难，越走越窄。Gartner研究中心多年来的市场跟踪研究结果表明，ASIC设计项目数量的总体趋势已经无疑被认为是向下的。最新技术的ASIC设计费用已经上升到一个很高点，以致许多中小规模的公司用不起而只能采用FPGA。不过，正在研发的各种降低ASIC设计费用的新方法有助于将ASIC的优点回归业界。 以eASIC为代表的结构化ASIC厂家率先找到了一种做得起ASIC的途径。eASIC独特的过孔层布线定制专利技术使用户能够在短时间内开发出高性能、低成本的ASIC和SoC。本文综述深亚微米ASIC设计趋势衰退的若干主要原因，分析两种替代ASIC的器件FPGA和结构化ASIC的长短处，介绍eASIC公司的新一代 45nm结构化　　　　　　　ASIC中的技术。阐明了深亚微米时代eASIC结构化ASIC的路越走越宽。

　　深亚微米ASIC设计趋势走向衰退

　　设计一款芯片通常需要考虑以下因素：一是产品的性能，包括速度、芯片大小、功耗和可靠性；二是产品成本因素，选择什么工艺、采用什么技术来实现，包括生产制造成本、NRE费用和研发成本；第三是市场因素，上市时间，从概念到实现的整个周期时间。在半导体工艺不断升级带来了规模的扩大、速度的提升、芯片价格下降的同时，却遇到一系列难以逾越的障碍：设计流程复杂、生产良率降低、设计周期太长，研发制造费用剧增等等。阻止了摩尔规律的延续。

　　高昂的NRE费用、封装测试费用令人望而生畏。90nm芯片的开模费至少是80万美元，65nm芯片的开模费高达200万美元，而45nm芯片的开模费则达到800万美元以上。工艺细化带来的一个挑战是芯片设计技术日益复杂，对EDA设计工具的要求也越来越高。面对几百万上千万的门级规模、几百兆上千兆赫兹时钟频率的高密度设计，设计工程师必须考虑更多的不确定因素，自然更容易产生更多的设计反复，导致设计周期越来越长。

　　在传统的ASIC流程中，设计师通常只负责描述IC的逻辑功能，定义各种物理实现的约束条件：如时序、I/O连接、功能分割、时钟以及信号完整性和功率完整性。晶圆厂负责开发一个实现以下部分的平台：单元库、I/O单元、嵌入式存储单元、硅片制造、封装、封装元件的测试，并将这些经过测试的元件提交给设计工程师。然而，进入DSM之后，硅片的特征结构远远要小于光刻工艺的激光波长，常规的设计规则已经不能适应生产工艺的要求。以往，设计师要面对的设计问题通常是STA时序收敛、IP验证、IP适用性、DFT可测试设计。如今，设计工程师在设计验证时经常发现，串扰、开关功耗以及定时收敛等问题更加难以捉摸。信号的完整性、工艺可变性非常棘手。即使满足了设计规则，设计出来的产品往往无法确保能生产出来。造成生产良率上不去的根本原因就在于设计的东西往往无法制造。因此，设计工程师需要在设计的时候考虑对于可制造性的支持。而要做到这点，需要与晶圆厂的密切配合，了解制造工艺、制造规则以及参考参数。这就是所谓的可制造性设计DFM（Design For Manufacturing）。DFM包括参数良率、系统良率、随机良率、可靠性、测试和诊断的六大设计。这些设计都与晶圆厂的缺陷度、设计测试的有效性有着密切的关系，因而要求设计工程师、工艺工程师、设备工程师与掩模制造工程师通力合作，方能共同完成DFM任务。DFM要求整个半导体产业链的高度合作。而到目前为止，设计界和制造界一直被视作相互独立的两个不同的实体。大多数设计工程师仍然被隔离在制造工艺的复杂性之外，仅使用由代工厂提供的“设计规则”和“推荐使用的规则”来完成设计的DRC。

　　所有这些工具成本、人工成本、时间成本、制造成本的猛增也就意味着设计的风险猛增。粗略估计，工艺每升一级，芯片的开发成本至少要翻番，甚至更多。在现阶段，设计一款45nm的芯片要耗资上亿美元。据报道，目前只有AMD、Altera、IBM、Intel、Freescale、Samsung、Sony、NEC、Matsushita、Renesas、Qualcomm、Toshiba、TI、eASIC等十几家厂商发布了40/45 nm产品，未来采用32nm甚至22nm的厂商只会越来越少。

　　FPGA难以抑制泄漏功耗

　　在ASIC的替代品中，可编程逻辑器件FPGA堪称平民与贵族。说它是平民，是因为不需要掩模，不产生NRE费用，入门门槛低，FPGA深受广大设计者的欢迎。由于具有高度的灵活性，相对简单的EDA工具和设计流程，用户可以方便将FPGA器件编程为自己所需要功能的芯片。因此，FPGA占据了很多ASIC的领域，特别是在诸如通信、仪器、工业、军工、航天等许多具有中小批量、多品种特点的市场，取得了骄人的业绩。说它是贵族，是因为FPGA用硅片面积来换取灵活性的，天生不足表现为资源利用率低、价格昂贵。FPGA中80%的硅片面积被用作布线路由，要多绕许多路径，要过许多用晶体管搭建的开关。将基于SRAM的查找表LUT逻辑单元组成逻辑电路所需要的逻辑层数比ASIC多。因此，速度远远落后ASIC。即使到了65nm，FPGA在性能上也只能相当于180nm的ASIC，而成本上与180nm的ASIC芯片并没有优势。

　　尽管如此，FPGA在技术上近20年来发展迅速，向密度更高、速度更快发展，向低成本、低价格的片上系统方向发展，试图拉近与ASIC的距离。Xilinx 已经发布了65nm Virtex-5和Spartan 3。 Altera也发布了65nm Stratix III， 最近又发布了40-nm Stratix IV。为了适应多方面应用的需求，FPGA也在不断改良架构，包括减少逻辑层次，改进构造块之间的信号互连等。还嵌入了处理器、乘法器、收发器等一些标准单元的硬IP Core。

　　不过，FPGA碰到了一个难以克服的顽疾--堵不住的泄漏电流、压不低的静态功耗。半导体工艺不断细化的一个显著好处是芯片的动态功耗不断下降。因为可以采用更低的工作电压，此外更小的尺寸有助于减小芯片内部分布电容。但在另一方面，由于晶体管体积的缩小，包括门极（栅极）泄漏电流以及源-漏泄漏电流在内的静态泄漏却在逐渐增加，因此带来的功耗成了一大顽疾。门极泄漏就是电子穿过阻止其运动的绝缘层产生的泄漏电流。而在晶体管处于关断状态时，仍会有少量电子从源极向漏极流动，这就是源-漏泄漏。早在2004年，Intel发现因静态泄漏导致的功耗已占到芯片总功耗的25%。进入65nm之后，随着管子体积的缩小，标准薄氧化层晶体管的静态泄漏急剧增大。为了同时实现高密度和低漏电流，业界各方面都在不懈努力研究各种减少泄漏电流的方法。一种称为三重门极氧化层(triple-oxide)技术的工艺通过有选择地增加门极氧化层厚度来减少泄漏电流，同时又不牺牲性能。尽管这三重门极氧化层仍很薄，但这些晶体管的确展现出比标准薄氧化层晶体管更低的漏电流。Intel公司则推出了针对45nm技术的HK+MG晶体管。所谓HK（High-K）就是采用相对二氧化硅而言具有很高绝缘常数的材料，它可在晶体管的门极和通道间产生一个强大的场效应，并呈现出很高的电子绝缘特性。采用金属门MG (Metal Gate)还能增强门的场效应。因此，HK+MG组合有助于显著减少漏电流，增加门电容和驱动电流。

　　虽然技术上设法减少了泄漏电流，但是由于FPGA的基本逻辑单元颗粒是基于SRAM的查找表LUT，还需要用大量的开关晶体管。有同样功能的FPGA芯片的晶体管数量远远多于ASIC芯片，因而功耗会远远大于ASIC芯片，这样必定增加了系统的热负荷。

　　还需要指出的一点是，在设计流程方面人们往往认为ASIC的后端设计有着非常长的时间和复杂度，也容易出问题。事实上，进入DSM阶段之后FPGA的后端的复杂度也并非想象的那么容易。如果同样的设计在ASIC的后端实现中很困难，那么在FPGA中情况有可能更加恶化。因为同样功能的逻辑电路映射在FPGA中的逻辑层数会比映射在ASIC中的逻辑层数增加很多，导致时序收敛更加困难。

　　为了克服FPGA的功耗大、价格高的缺点，FPGA厂商也都推出了自己的结构化ASIC技术，比如Altera的HardCopy。HardCopy是通过重新映射，把原来的FPGA逻辑用结构化的ASIC方式实现。这种方案能够比FPGA明显地降低芯片的尺寸。但是带来的后果是时序有变化。这种方案由于需要掩模，从而也有NRE的问题。此外，HardCopy只能针对少数几种型号的FPGA，不适用其全系列器件。

　　eASIC 实现ASIC价值重归

　　为了减少标准单元ASIC设计的高昂的前期投入，简化设计流程，规避市场风险，结构化ASIC应运而生。它们试图在标准单元ASIC和FPGA之外中找到另外一条定做芯片的途径。结构化ASIC是半成品，要做成客户定制的芯片仍然需要掩模，只不过掩模层数少一些。总的来说，结构化ASIC能够节省一半的NRE费用和设计时间，芯片的性能和功耗接近标准单元ASIC。但芯片价格的约是标准单元的1.5 ~2倍，因为其密度大约只有标准单元ASIC的50%~75%左右。结构化ASIC的市场定位决定了其在ASIC与FPGA的夹缝中求生。或许是因为半导体工艺升级换代太快了的缘故，大多数结构化ASIC的优势还没有来得及完全发挥出来，就被新工艺淘汰出局。直到在90nm之前，大多数结构化ASIC在商业运作上都没有FPGA成功。客户要么更喜欢便宜的标准单元ASIC，要么更喜欢没有风险的随时都可重新编程的器件FPGA。除非把做ASIC的NRE降到微不足道，还要让设计工程师避开复杂的后端设计的困扰，否则难以扭转结构化ASIC尴尬的局面。eASIC公司率先做到了这一点。

　　eASIC在2006年推出90nm的结构化ASIC产品Nextreme。与其他结构化ASIC不同之处在于，只要用单一过孔层就可实现各种设计电路的定制。对所有的设计而言，从硅片到每层金属层都是通用的，唯一不同的是一层过孔Via6。 由于这一过孔层可直接用激光束打造，实现无掩模定制样片，处理时间快了10倍。因而无需NRE费用，样片时间缩短到4周。量产时也只要一层过孔掩模，所发生的费用很容易被消化。金属布线标准化和过孔可编程定制是eASIC在结构化ASIC上的独门突破性技术。在短短1年半时间内，eASIC 就完成了120多个项目设计。令人惊讶的是，在90nm Nextreme ASIC产品快速成功的基础上，eASIC跳过了65nm直接奔向45nm，2008年8月4日发布了其45nm产品Nextreme-2，站在了业界的前列。

　　在45nm结构化ASIC产品Nextreme-2系列中，eASIC基本保持了第二代产品中的全金属布线，单一过孔编程定制的体系，只是将这一定制过孔层从第6层调整到了第4层。但在架构上、基本逻辑单元eCell的颗粒结构上和周边的资源配置上做了重大改进。

　　eASIC改良了查找表（LUT）的结构以进一步提供速度、降低功耗。摒弃了原有基于SRAM的查找表LUT结构，改用可编程过孔Via接地或者接Vcc来替代SRAM的输出。此外，还省去了LUT第一级的开关晶体管，如图所示。因此省掉了大量的晶体管。大大降低了静态泄漏，提高了开关速度，使效率达到了最高。在同样的工艺水平中， 泄漏可以减少12%，速度提高17%，面积减少40%。与前一代90nm产品相比，静态泄漏减少了50%，动态功耗降低70%，延迟缩短了45%。此外，通过过孔编程，切断芯片内部闲置的单元和存储器的供电，还采取时钟选通控制睡眠模式、动态功率管理。Nextreme-2系列采用特许半导体的45nm低功耗工艺生产制造，其逻辑组织架构能够提供高达700 MHz的性能。与最新工艺的FPGA相比，由于结合了三重氧化层晶体管、45nm 低功耗工艺和 eASIC 专利的功率管理结构， Nextreme-2的功耗可以降低80%以上。

　　Nextreme-2系列还嵌入了硬IP Core，包含多达56条 MGIO （多G比特输入输出口）。每条IO都能工作在6.5Gbps，总计提供364Gbps带宽。在高性能网络应用中，如交换机、路由器、流量管理、城域网传输设备和移动回程设备， 由于具备 MGIO （多G比特输入输出口），Nextreme-2 将成为 FPGAs 和 ASICs之外最佳的选择。Nextreme-2主要特征如下：

　　规模多达2千万门 ；

　　真双口RAM数量多达 30Mb；

　　2.4 TeraMACs 乘法累加器 DSP性能；

　　多达56条6.5Gbps收发器以及 1.25Gbps LVDS；

　　简单的设计工具和设计流程 ；

　　6周即可出硅片；

　　没有最小定货量要求。

　　如前所述，对所有的设计而言，Nextreme和Nextreme-2从硅片到每层金属都是通用的，唯一不同的是一层过孔。封装也是预先确定好的。从前端设计、后端设计一直到芯片制造， eASIC的Nextreme和Nextreme-2平台是在成熟的EDA平台上采用最严格的设计规则开发出来的。因此设计工程师完全不必担心后端的问题，诸如可制造性设计DFM、可测试性设计DFT、光学邻近效应修正OPC、生产良率控制等都由eASIC负责处理。eASIC提供了一个经过严格验证和测试的平台。迄今为止，客户记录一直是一次成功。

　　结束语

　　为了市场需求而创新的才有意义。eASIC扫平了深亚微米ASIC设计复杂、费用高昂等障碍，降低了ASIC门槛，同时解决了FPGA难以克服的静态泄漏和高功耗。以其高性能、低功耗、低费用和快速上市时间等特点，标志着一个ASIC新纪元的开始。在深亚微米ASIC的竞技场上，eASIC已经展现出其巨大的潜力，路越走越宽。我们有理由相信，eASIC正在逆转衰退的ASIC设计趋势。