智能卡的内部时钟倍增

　　对智能卡的处理能力的要求在稳定地增加，在加密算法的领域中尤其强烈。为了满足这些要求，一种可能性是直接使用更高的时钟频率供给专门的微控制器。处理的能力随时钟频率线性增大，倍增的时钟频率就使处理器的功能加倍。然而，由于相容性的原因，增加时钟频率超过大约5MHZ时就会起反作用了。

　　为了避开这种限制，已经反复地建议使用内部时钟倍增器。可以在保持外部时钟频率不变的情况下增加内部的时钟频率。例如，我们可以使用锁相环PLL（PHASE Locked Loop）电路，它已是成熟的标准技术。使外部时钟3.5MHZ的智能卡的内部时钟可达28MHZ。这对复杂的加密算法的计算带来了很大的好处。

　　然而，处理速度并不是智能卡的惟一瓶颈。数据传输速率（由各种标准来设定）和EEPROM的写入/擦除时间不会从此解决方案中获得好处，困而将严重限制其优越性。毕竟使用内部时钟倍增器对一些应用仍然具有很大的好处，尤其是考虑到这将使卡上需要的附加电路是最少的。

　　当然，不容忽视的事实是：时钟倍增显著地增加了微控制器的电流消耗。时钟频率和电流消耗之间呈线性关系，这就是说4倍的时钟频率就会使电流消耗增加4倍。对于用电池运行的终端设备来说，是不希望增加电流消耗的。