SEED智能像素总体设计

　　本文组借鉴国外并行光互连链路的经验，应用一维线阵结构的SEED智能像素，将4×4 SEED智能像素制作成1×20 （4×5，一组冗余）线阵结构，设计适合的耦合方式，利用硅片的选择腐蚀技术，制作硅基光纤定位夹持器，研 制作为光纤和CMOS－SEED智能像素耦合的公共基准微光学平台，．实现光纤与CMOS－SEED智能像素的光学耦合。 这种方法的优点是可大大减少光路调节的环节，降低光信号在光路系统中的衰减，提高系统的光互连效率和可靠 性。在CMOS－SEED智能像素中，SEED列阵芯片面积为6 mm×1 mm，光窗口为40μm×40μm，铟柱面积为26μm×26  μm，CMOS－SEED智能像素芯片面积为8 mm×2 mm，像素单元间隔为300 μm，选用cD62．5 gm多模光纤耦合。

　　4×4 CMOS SEED智能像素光电互连模块总体框图如图1所示。其基本原理如下：从5路输入光信号经光纤耦合到 CMOS SEED智能像素的SEED器件上，由SEED器件探测后，将光信号转换成电信号，再由CMOS电路放大为适当的逻辑 电平，在15路控制信号作用下，输出到15个不同的SEED器件输出端口，每个光交换节点包含一个输入SEED探测器 件和3个输出SEED调制器件，CM0S SEED和耦合光纤有一组冗余。每输出的三路调制信号组成一组，分别代表另外 三个光收/发模块中传来的信息,其中只有一路经SEED器件调制后，由CMOS电路选通输出信息。

图1 4x4 CMOS SEED智能像素总体框图

　　图2为单个节点光检测和光调制电路框图，输入级为跨阻抗放大。放大后的信号由控制信号决定是否输出到相应 的SEED调制器。图3为对应的电路图，考虑到SEED器件的电容及倒装焊接引入的附加电容，电路设计时电容取0.3  pF，设计要求在输入为10μW左右的光信号时，工作速率大于100 Mb／s。

         
图2 单个节点光捡测和光调制电路框图　　                                                  图3 单个节点光检测和调制电路图

　　为将SEED的输出光引出，必须实现光纤和SEED智能像素的对准和耦合。为此我们设计了一套光纤列阵耦合系统， 用硅的光学公共基准平台和光纤定位夹持器来实现光纤与SEED智能像素的光纤耦合。这种方法的优点是简单易行 ，可大大减少光路调节的环节，提高了可靠性。图4是所设计的光纤耦合系统示意图。由于SEED输出光垂直于器件 表面，而用硅光学平台圃定的光纤列阵平行于器件表面，所以要实现光纤耦合必须进行光路转折。通过将光纤端 面抛光成45°斜面并镀上反射膜可实现光路转折。

图4 光纤耦合系统示意图

　　硅公共平台提供光纤列阵与SEED智能像素耦合对准的标记和基准，SEED智能像素先按照对准标记安放并圃定在平台上，然后再安装光纤列阵，如图5所示。硅公共平台上也有两个V形槽，分别和光 纤列阵夹持器下片底面上的两个V形槽相对应，放上引导光纤以后，可使光纤列阵仅在沿V形槽的方向上可调，而 垂直于V形槽方向的位置由对准标记来确定，从而降低了对准难度。

图5 用于SEED智能像素对准的公共平台

　　光纤列阵夹持器用两个V形槽硅片来实现，如图6所示。槽的间距和SEED列阵的间距一致，宽度根据光纤直径确定 ，当上下硅片对准合拢时正好使光纤固定在槽中，上片的槽宽可稍小一些，光纤在V形槽中用环氧树脂固定。夹持 器下片在底面也有V形槽，与其正面的Ⅴ形槽有确定的位置关系，作为光纤列阵在硅公共平台上的定位导槽。

图6 光纤列阵夹持器示意图